Metzger Piotr - Anatomia PC MetMet

Metzger Piotr - Anatomia PC MetMet, Ebook 18

[ Pobierz całość w formacie PDF ]
Piotr MetzgerAdam Je�owickiAnatomia PCwydanie V poprawione i uzupe�nioneKolejne wydanie znanej ksi��ki b�d�cej ca�o�ciowym om�wieniem architektury komputer�w zgodnych z IBM PC. W ksi��ce om�wiono: elementy p�yty g��wnej � procesor, uk�ady wieloprocesorowe, magistral� systemow�; uk�ady obs�ugi przerwa� � uk�ady bezpo�redniego dost�pu do pami�ci, uk�ady czasowe; pami�ci masowe � sterowniki i nap�dy dysk�w twardych i elastycznych, techniki zapisu; komunikacj� z urz�dzeniami peryferyjnymi � interfejs r�wnoleg�y i szeregowy; urz�dzenia wej�cia� klawiatur�, myszk�, j oystick oraz ich obs�ug� programowania; konfiguracj� systemu � program setup. Wydanie pi�te uzupe�niono o opis uk�ad�w pami�ci i tryb�w EPP i ECP z��cza r�wnoleg�ego.Projekt ok�adki: Maciej Pasek, �ARTGRAF"Copyright � HELION 1999 ISBN: 83-7197-182-6Wydawnictwo HELIONul. Chopina 6, 44-100 GLIWICEtel/fax.: (32) 230-98-63, (32) 232-22-19e-mail: helion@helion.com.pl.Wyst�puj�ce w tek�cie znaki s� zastrze�onymi znakami firmowymi b�d� towarowymi ich w�a�cicieli. Autor oraz Wydawnictwo HELION do�o�yli wszelkich stara�, by zawarte w tej ksi��ce informacje by�y kompletne i rzetelne. Nie bior� jednak �adnej odpowiedzialno�ci ani za ich wykorzystanie, ani za zwi�zane z tym ewentualne naruszenie praw patentowych lub autorskich. Wszelkie prawa zastrze�one. Nieautoryzowane rozpowszechnianie ca�o�ci lub fragmentu niniejszej publikacji w jakiejkolwiek postaci jest zabronione. Wykonywanie kopii metod� kserograficzn�, fotograficzn�, a tak�e kopiowanie ksi��ki na no�niku filmowym, magnetycznym lub innym powoduje naruszenie praw autorskich niniejszej publikacji.Printed in Poland.* * *Rozdzial 1Rozdzia� 1.Komunikacja procesora z innymi elementami architektury komputeraKa�da z opisanych w tym rozdziale konfiguracji sprz�towych posiada centralny o�rodek zarz�dzania, kt�rym jest procesor. Najnowsze osi�gni�cia w technologii produkcji uk�ad�w scalonych pozwalaj� na realizacj� coraz to pot�niejszych mikroprocesor�w. Jednak bez wzgl�du na szeroko�� ich magistral, cz�stotliwo�� pracy czy wielko�� zintegrowanej w uk�adzie pami�ci, pierwotna zasada dzia�ania pozostaje - przynajmniej na razie - bez wi�kszych zmian. ProcesorRozw�j mikroelektroniki i technologii sprzyja opracowywaniu coraz to pot�niejszych mikroprocesor�w. Post�p w miniaturyzacji pozwala na zwi�kszenie stopnia upakowania i wzrost cz�stotliwo�ci taktuj�cej. Dobrze opanowana jest technika 0,35 um a ju� obserwuje si� przej�cie w kierunku 0,25 um, a nawet 0,18 um. To dzi�ki temu nieustannemu zmniejszaniu rozmiar�w elementarnych tranzystor�w (mimo sta�ego wzrostu ich liczby) pob�r mocy nowych procesor�w mie�ci si� w granicach zdrowego rozs�dku. Konstrukcja komputera PC podlega r�wnie� sta�ej ewolucji, wymuszanej przez wymagania nak�adane ze strony wsp�czesnego oprogramowania. �Pami�cio�eme" aplikacje i rozszerzenia multimedialne s� w stanie zniwelowa� ka�d� sprz�tow� inwestycj�. Rynek przyjmuje z wdzi�czno�ci� nowe opracowania procesor�w gdy� cz�sty brak kompatybilno�ci z poprzednimi modelami zmusza do wymiany p�yt g��wnych i stanowi d�wigni� nap�dow� do nowych zakup�w. Niezale�nie od cz�stotliwo�ci taktuj�cej i charakterystycznych dla danej firmy rozwi�za� indywidualnych ka�dy mikroprocesor da si� przedstawi� jako zesp� wsp�pracuj�cych ze sob� blok�w funkcjonalnych (rysunek 1.1).Architektura komputera PC zak�ada bardzo siln� wi� mikroprocesora z pami�ci� operacyjn�. W niej to bowiem przechowywane s� dane i rozkazy, tam te� odsy�a si� wyniki oblicze�. Za wsp�prac� z pami�ci� odpowiada wyizolowany blok komunikacyjny (BU - Bus Unit). Po��czenie realizowane jest zwykle w formie dw�ch odseparowanych od siebie magistral: oddzielnie dla danych (w tym kodu) i adres�w. Zarz�dzanie ruchem na magistralach gwarantuj � dodatkowe sygna�y steruj�ce. Konieczno�� zapewnienia p�ynnego funkcjonowania procesora wymaga, by dane do wykonania (kod programowy) pobierane by�y w wi�kszych porcjach i gromadzone w kolejce, gdzie oczekuj� na wykonanie. Ka�dy ze spoczywaj�cych tu bajt�w stanowi pewn� zakodowan� informacj� o koniecznych do wykonania operacjach. Odtworzenie tej informacji odbywa si� w bloku dekodera (IU - Instntction Unit). Praca tego uk�adu wspomagana jest cz�sto przez obszern� podr�czn� pami�� sta�� (ROM), w kt�rej zawarty jest s�ownik t�umacz�cy przyjmowane kody rozkazowe na sekwencje ukrywaj�cych si� pod nimi operacji. Rozkodowane instrukcje przekazywane s� do uk�adu wykonawczego (EU - Execution Unit), gdzie realizowana jest operacja okre�lona danym kodem rozkazowym. Znaczna cz�� powszechnie u�ywanego kodu pracuje na liczbach sta�oprzecinkowych (Integer) i podlega obr�bce w module ALU (Arithmetic-Logic Unit) sterowanego z bloku CU (Control Unit}. Je�li jednak rozkaz dotyczy� obiekt�w zmiennoprzecinkowych jego realizacja w sta�oprzecinkowych uk�adach logicznych zaj�aby zbyt wiele czasu. W takim wypadku przekazuje si� go do wyspecjalizowanej jednostki zmiennoprzecinkowej (FPU - Floaling Point Unit).Rozkazy pos�uguj� si� zwykle pewnymi argumentami (parametry funkcji, na przyk�ad sk�adniki przy dodawaniu), kt�re r�wnie� trzeba pobra� z pami�ci operacyjnej. Cz�sto wymaga si�, by wynik operacji przes�a� pod okre�lony adres. Obs�ug� tego rodzaju �ycze� bierze na siebie jednostka adresowania (AU - Addressing Unii). Wzgl�dy natury technicznej (stronicowanie i segmentacja) powoduj�, i� dost�p do pami�ci operacyjnej wymaga pewnych dodatkowych nak�ad�w, kt�rych realizacji po�wi�ca si� jednostk� zarz�dzania pami�ci� (MMU - Memory Management U nit). Rozwini�cie przedstawionego powy�ej og�lnego schematu blokowego do postaci bardziej szczeg�owej nast�pi przy okazji omawiania r�nic w konkretnych modelach procesor�w. Przetwarzanie rozkaz�wObraz architektury wsp�czesnych procesor�w jest wynikiem wp�yw�w wielu czynnik�w. Sta�a pogo� za wzrostem mocy obliczeniowej zmusza do szukania nowych dr�g. Nie wszystkie z nich s� tak nowatorskie jak mog�oby si� wydawa�. Wiele z rozwi�za� ma swoje pierwowzory w procesorach du�ych maszyn, kt�re ujrza�y �wiat�o dzienne na d�ugo przed komputerami klasy PC. Wspomniany, w poprzednim punkcie, klasyczny model mikroprocesora by� dobry jeszcze przed kilkoma laty. Mocno zarysowany podzia� na wyspecjalizowane bloki nie zawsze da si� zastosowa� do wsp�czesnych konstrukcji i ulega stopniowemu rozmyciu. S�ownictwo w tej dziedzinie wzbogaci�o si� o szereg nowych, cz�sto tajemniczo brzmi�cych, zwrot�w. W publikowanych pracach teoretycznych nie zawsze panuje zgodno�� pogl�d�w. G��bokie zaz�bianie si� zagadnie� teoretycznych z konkretnymi rozwi�zaniami sprz�towymi prowadzi do spor�w odno�nie definiowanych okre�le� (kwesti� sporn� jest nawet sprecyzowanie zakresu obejmowanego poj�ciem architektura). W tej cz�ci rozdzia�u om�wione zostan� skr�towo podstawowe poj�cia z tego zakresu. RISC i CISCTermin RISC (Reduced Instruction Set Computer} zrodzi� si� w toku prac nad projektem 801 firmy IBM ( Idea podchwycona zosta�a przez wielu innych projektant�w i utrwalona mi�dzyinnymi w projektach: AMD 29000, HP PA-RISC, Intel 860 i 960 oraz IBM RS/6000). i oznacza� tendencj� do ograniczania listy rozkaz�w procesora do niewielu b�yskawicznie wykonywanych instrukcji. Realizacja ka�dej z nich by�a wynikiem odwo�ania si� do wyspecjalizowanego obwodu elektronicznego, kt�ry nie traci� czasu na t�umaczenie rozkazu. Rozpisanie algorytmu wykonywanego programu, kt�ry przecie� sk�ada� si� z operacji du�o bardziej skomplikowanych ni� przepisanie z rejestru do rejestru, nale�a�o do obowi�zk�w kompilatora. Warto zwr�ci� uwag�, �e system taki wyzwala ogromne obci��enie magistrali pami�ciowej - kod przet�umaczony przez kompilator znajduje si� przecie� w pami�ci operacyjnej i ka�dy z elementarnych �klock�w" musi zosta� pobrany przez procesor. Pr�dko�� przetwarzania jest bardzo du�a 'i taka musi te� by� przepustowo�� magistrali. Problem ten rozwi�zuje si� wsp�cze�nie przez zastosowanie szybkich pami�ci podr�cznych (LI i L2). Spore uproszczenie konstrukcji typu RISC zawdzi�cza si� sta�ej d�ugo�ci wszystkich mikrorozkaz�w. Istniej� jednak projekty procesor�w (na przyk�ad Thumb firmy ARM) dopuszczaj�ce zmienn� d�ugo�� instrukcji. Odmienny punkt widzenia reprezentuje filozofia CISC (Complex Instniction Set Computer} dominuj�ca w rodzinach x86 Intela i 680xx Motoroli. Procesory budowane wed�ug tej zasady bior� na siebie coraz to wi�ksze zadania. Pobierany z pami�ci pojedynczy rozkaz wywo�uje szereg kompleksowych dzia�a�. Czas opracowywania takiego polecenia mo�e dochodzi� nawet do kilkudziesi�ciu cykli zegarowych. Kod programu jest bardzo zwarty a proces jego transportu do procesora znacznie mniej krytyczny. Jakkolwiek oba poj�cia definiowa�y pocz�tkowo kategorie przeciwstawne, to obecnie coraz trudniej jednoznacznie przypisa� dany procesor do jednej nich. Ostry podzia� na RISC i CISC ma coraz mniejszy sens. Mo�na co najwy�ej m�wi� o pewnych cechach architektury a i to wy��cznie w odniesieniu do fragment�w okre�lonej konstrukcji. Klasyczny przyk�ad stanowi� procesory K6 i Pentium Pro. Chocia� same zaliczaj� si� do grupy CISC (akceptuj� przecie� na swym wej�ciu z�o�one instrukcje x86), wyposa�one s� w dekoder t�umacz�cy na wewn�trzny kod mikroprocesora a wi�c ich j�dro pracuje w trybie RISC (RISC Kernel). Uznawany za cz�onka rodziny RISC procesor PowerPC 601 mo�e z kolei poszczyci� si� chyba zbyt nadmiern� jak na �zredukowan�" (R - Reduced) liczb� rozkaz�w: samych rozga��zie� mo�na naliczy� ponad 150. �atwiejsze do sklasyfikowania s� typy Pentium oraz Ml (podobnie jak ich mutacje z rozszerzeniami MMX) przetwarzaj�ce dostarczany kod w spos�b bezpo�redni (Native C ode). PipelineNiezale�nie od powy�szej klasyfikacji ka�dy procesor mo�na por�wna� do zak�adu produkcyjnego, kt�ry z dostarczonych materia��w (dane w pami�ci) wytwarza ... [ Pobierz całość w formacie PDF ]

zanotowane.pl

doc.pisz.pl

pdf.pisz.pl

sylwina.xlx.pl